- Panel DL 2203D
- Panel DL 2203C
- Panel DL 2203S
Rankaian
percobaan 1 ini adalah rangkain dalam dari asynchronous binary counter 4 bit. Dimana,
terdapat 4 buah IC 74LS112 (IC JK-flipflop) dimana cara kerjanya menggunakan
prinsip kerja T-flipflop, yaitu inputan kaki JK-flipflop digabung menjadi 1
inputan. Prinsip kerja dari rangkaian asynchronous binary counter ini adalah
output dari flipflop sebelumnya mempengaruhi input CLK flipflop selanjutnya.
Pada
saat kondisi awal, rangkaian asynchronous ini dalam keadaan mati sehingga output
yang dihasilkan masing-masing IC adalah 0. Pada rangkaian dapat diketahui bahwa
kaki set (S), reset (R), dan CLK adalah active low (logika 0). Sehingga,
pada saat rangkaian dihidupkan kaki S dan R tidak hidup, karena diberi logika
1. Dan jika diperhatikan kaki T-flipflop
akan terus aktif (berlogika 1), karena terhubung langsung dengan sumber.
Ketika rangkaian baru hidup, CLK tidak
akan langsung hidup, karena CLK baru menerima perubahan input awal dari 0 à 1, lalu pulsa akan mengirimkan sinyal
kembali dari 1 à 0 dan
selanjutnya berubah dari 0 à 1. Karena CLK merupakan active low, pada saat
pulsa mengirimkan sinyal perubahan dari 1 à 0, CLK akan aktif dan mentrigger rangkaian
T-flipflop untuk menghasilkan output Q1 = 1 (output ini disimpan untuk keadaan
selanjutnya). Kondisi sinyal pulsa dari 1 à 0 ini dinamakan kondisi falltime, sehingga
dapat diketahui rangkaian flipflop nya aktif ketika sinyal clock dalam kondisi falltime
(perubahan sinyal dari 1 à 0).
Sebelumnya output dari Q1 ketika dalam
keadaan mati adalah 0, lalu pada saat rangkaian dihidupkan dan CLK memberikan
trigger, output dari Q1 berubah menjadi 1 (terjadi toogle). Output Q1 ini
selanjutnya menjadi output pada CLK di flipflop ke 2, karena input CLK tidak terjadi
di kondisi falltime (dari 1 à 0) maka CLK tidak aktif dan tidak
mempengaruhi rangkaian T-flipflop. Oleh karena itu output dari Q2 = 0 (kondisi
tetap/tidak berubah dari output sebelumnya).
Prinsip seperti ini berlanjut pada flipflop
3 dan 4, kemudian terus berulang secara berurutan dan berulang dari flipflop 1
hingga 4, tergantung dari banyak bit yang digunakan.
Dalam pengambilan dan pembacaan nilai desimal, yang berperan sebagai LSB adalah Q1 (output flipflop pertama), dan yang berperan sebagai MSB adalah Q4 (output flipflop terakhir).
Video 1. Simulasi percobaan
Rangkaian yang dibuat pada percobaan 1 adalah
rangkaian asynchronous counter. Dimana, output pada rangkaian flipflop pertama akan
mempengaruhi input dari flipflop selanjutnya. Pada keadaan awal seluruh
rangkaian dalam keadaan mati, sehingga output yang dihasilkan pada seluruh Q =
0 dan input CLK = 0.
Seperti yang terlihat
pada rangkaian flipflop, kaki R, S dan CLK adalah aktif rendah. Dan pada T-flipflop
kaki JK digabung menjadi satu. Ketika rangkaian dihidupkan, maka :
Sebelumnya flipflop pertama
akan menerima inputan 0, pada saat baru hidup clock yang awalnya bernilai 0
akan menjadi 1. Pada saat ini, CLK belum menerima trigger dari sinyal pulsa dan
pada saat berpindah nilai dari 1 --> 0, maka akan terjadi trigger pada
rangkaian (kondisi falltime aktif). Sehingga, kaki JK pada saat ini akan mempengaruhi
output Q untuk menghasilkan nilai 1 (terjadi toogle).
Selanjutnnya output Q = 1
pada flipflop 1 akan menjadi input pada flipflop 2. Perlu diingat bahwa pada
rangkaian asynchronous counter output rangkaian akan menjadi input bagi
rangkaian flipflop selanjutnya. Jadi, pada kondisi ini rangkaian flipflop 2
input CLKnya akan berubah dari 0 --> 1. Perubahan ini mengakibatkan CLK tidak
aktif dan tidak mempengaruhi JK. Oleh karena itu, output Q pada flipflop 2
nilainya Q = 0 (nilainya tetap/sama dengan output Q2 sebelumnya di rangkaian
flipflop yang sedang ditinjau).
Selanjutnya, output Q = 0
dari flipflop 2 menjadi input bagi flipflop 3. Hal ini tentu tidak mengakibatkan
CLK aktif, karena perubahan input dari 0 --> 0 maka output Q tidak akan
berubah dari kondisi flipflop 2 (kondisi awal tadi). Meskipun kaki JK aktif,
tetapi CLK tidak aktif, maka tidak ada sinyal trigger yang mempengaruhi JK
untuk keluaran Q. Oleh karena itu, output Q pada flipflop 3 nilainya nol
(logika 0).
Output Q = 0 dari flipflop
3 akan menjadi input pada flipflop 4 di kaki CLK dan kondisi nya akan sama
seperti pada flipflop 3. Dimana CLK tidak aktif dan menghasilkan Q4 = 0.
Selanjutnya, prinsip ini
akan terulang sesuai dengan banyak bit yang dibutuhkan.
b) kenapa flipflop
terakhir disebut MSB
flipflop terakhir didalam
suatu rangkaian flipflop disebut MSB karena bit yang disimpan dalam flipflop
tersebut memiliki bobot yang paling tinggi.
2. Analisa falltime dan risetime pada clock terhadap output pada percobaan yang dilakukan !
Pada rangkaian flipflop di percobaan ini CLK akan aktif saat diberi inputan low. Pada kondisi awal clock dalam kondisi mati, artinya sinyal pulsa berada pada garis horizontal bawah (low = 0). Ketika rangkaian dihidupkan (diberi logika 1), maka terdapat perubahan sinyal dari 0 --> 1, pada saat kondisi ini dinamakan kondisi risetime. Selanjutnya, pulsa akan terus memberikan sinyal, ketika sinyal clock berlogika dari 1 --> 0 maka pada saat ini dinamakan falltime.
