M2_Laporan Akhir 2 ~ Fauzan Wafi

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal [Kembali]

Gambar 1. Jurnal percobaan 2

2. Alat dan Bahan [Kembali]

A. Alat dan bahan (Modul D'lorenzo)

Gambar 2. Modul D'lorenzo

Panel DL 2203C
Panel DL 2203D
Panel DL 2203S

Gambar 3. Jumper

4. Jumper

B. Alat dan Bahan (Proteus)

1). IC 74LS112 (JK filp flop)

Gambar 4. IC 74LS112

2). Power DC

Gambar 5. Power DC

3). Switch (SW-SPDT)

Gambar 6. Switch

4). Logicprobe

Gambar 7. Logic Probe

3. Rangkaian Simulasi [Kembali]

Gambar 8. Rangkaian percobaan proteus

Gambar 9. Rangkaian percobaan 2 pada modul D'Lorenzo

4. Prinsip Kerja Rangkaian [Kembali]

Rangkaian T flip flop merupakan rangkaian flip-flop yang dibuat dengan menggunakan JK flip flop, yang membedakan diantara keduanya adalah kedua kaki inputan dari T flip-flop gabungkan menjadi satu kaki inputan yang sama. Rangkaian T flip-flop memiliki prinsip, yaitu jika input T nya aktif dan pengaruhi oleh clock maka outputnya akan berubah-ubah (toogle) dan jika T tidak aktif walaupun dipengaruhi oleh clock maka outputnya tidak berubah-ubah.

Pada rangkaian dapat dilihat bahwa B1 terhubung dengan set, B2 terhubung dengan clock, dan B0 terhubung dengan reset. Untuk ketiga kaki tersebut terdapat tanda bulat didepannya, yang berarti rangkaian akan aktif pada saat rendah (berlogika 0). Dalam prinsip nya, ketika salah satu/semua kaki set atau reset aktif maka yang menentukan output dari rangkaian T-flipflop tersebut adalah kaki set dan reset tersebut. Namun, ketika kaki set dan reset tersebut tidak aktif dan input T bernilai 1 (aktif) maka sinyal trigger dari clock akan mempengaruhi indikator input pada rangkaian T-flipflop untuk mengendalikan output. Pada percobaan ini terdapat 4 kondisi, yaitu :

kondisi T(B2) = X (don't care), B1 = 1, B0 = 0. kondisi ini merupakan kondisi yang ditampilkan pada gambar 8, dapat dilihat bahwa pada gambar 8 menghasilkan output Q = 0, dan Q' = 1. Ini karena, kaki reset aktif dan mempengaruhi hasil output Q untuk berlogika 0.
kondisi B2 = X, B1 = 0, B0 = 1. Pada kondisi ini akan menghasilkan output Q = 1 dan Q' = 0. Ini karena kaki set aktif dan mempengaruhi output Q untuk berlogika 1 dan Q' akan menghasilkan output sebaliknya.
kondisi B2 = X, B1 = 0, B0 = 0. Output dari kondisi ini adalah Q = 1; Q' = 1, ini bisa terjadi karena kaki set dan reset dari rangkaian sama-sama aktif.
kondisi B2 = pulsa, B1 = 1, B0 = 1. Output dari kondisi ini adalah toogle (selalu berubah-ubah dari output sebelumnya), ini bisa terjadi karena kaki set dan reset tidak aktif. Sehingga, input T yang aktif akan mengendalikan output berdasarkan pengaruh dari trigger.

5. Video Rangkaian [Kembali]

Video 1. Simulasi rangkian percobaan 2

6. Analisa [Kembali]

Analisa apa yang terjadi saat B2 dan input J dan K dihubungkan ke clock gambarkan timing diagrammnya !

=> Pada rangkaian percobaan 2, dapat dilihat clock, set, dan reset adalah aktif rendah. Pada prinsip rangkaian T-flipflop, berapapun nilai JK tidak akan mempengaruhi nilai output Q dan Q' nya. Sehingga, yang menentukan outputnya adalah input dari set dan reset. Pada set bernilai 0 (kondisi aktif rendah) maka Q = 1; Q' = 0, dan ketika reset bernilai 0 (aktif rendah) maka Q = 0; Q' = 1. Selanjutnya ketika set = 0 dan reset = 0, maka output Q = 1 dan Q' = 1.

Perlu digaris bawahi, yaitu clock tidak mempengaruhi input meskipun clock aktif dan memberikan sinyal trigger, kecuali nilai set dan reset nya sama-sama 1. Maka, akan terjadi toogele. Timing diagramnya adalah sebagai berikut :