3. Video Simulasi [Kembali]
Rangkaian JK flip-flop
Di rangkaian JK flip-flop terdapat saklar B1 = 1, B2 = 0, B3 = clock, B4 = 1, dan B0 = 1. Dapat dilihat pada kaki set, reset, dan clock menggunakan prinsip aktif rendah. Jadi nilai output Q dan Q’ akan dipengaruhi oleh set (B1) dan reset (B0) terlebih dahulu. Karena kaki B1 = 1 dan B0 = 1, maka set dan reset tidak dalam kondisi aktif, sehingga tidak mengendalikan keluaran Q. Selanjutnya, lihat pada input B2 (J) = 0, ketika input J = 0, maka nilainya yang akan menentukan keluaran output dari Q = 0. Input K = 1, karena nilai Q dan Q’ selalu belawanan, maka nilai Q’ menjadi 1. Namun, ketika B2 = 1 dan B4 = 1, maka yang akan mempengaruhi nilai keluaran selanjutnya adalah sinyal clock. Karena clock aktif rendah, maka nilai Q dan Q’ akan berubah-ubah (toogle).
Rangkaian D flip-flop
Pada rangkaian D flip-flop terdapat saklar B5 = 1 yang langsung terhubung
ke kaki D, dan saklah B6 = 0 yang terhubung ke clock untuk pemicu trigger nya. Input
D adalah input data yang digunakan untuk mengatur keadaan output flip flop.
Jika input D berubah, maka keadaan output akan mengikuti nilai dari
input D tersebut. Input clock (CLK) digunakan untuk mengatur kapan
data pada input D akan dikomputasi dan disimpan dalam flip flop. Perubahan pada
input D hanya akan mempengaruhi output flip flop saat terjadi naik (rise) atau
turun (fall) pada sinyal clock. Pada sinyal clock naik atau turun, data pada
input D akan disimpan dan diperbarui dalam flip flop. Dalam rangkaian
ini clock dengan prinsip aktig tinggi.
Jadi, ketika B5 = 1 dan clock memberikan trigger kepada sistem, maka output
dari Q = 1 dan Q’ = 0. Hal ini berlaku sebaliknya, ketika B5 = 0 dan clock
memberikan trigger kepada sistem, maka output dari Q = 0 dan Q’ = 1.
0 komentar:
Posting Komentar