M2_Laporan Akhir 1 ~ Fauzan Wafi

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal [Kembali]

Gambar 1. Jurnal praktikum modul 2 percobaan 1

2. Alat dan Bahan [Kembali]

1. Laptop

Gambar 2. Laptop

2. Software proteus

Gambar 3. Software proteus

3. IC 74LS112 (JK filp flop)

Gambar 4. IC 74LS112

4. IC 7474 (D Flip Flop)

Gambar 5. IC 7474

5. Power DC

Gambar 6. Power DC

6. Switch (SW-SPDT)

Gambar 7. Switch

7. Logicprobe atau LED

Gambar 8. Logic Probe

3. Rangkaian Simulasi [Kembali]

Gambar 9. Rangkaian percobaan 1 modul 2

4. Prinsip Kerja Rangkaian [Kembali]

Pada rangkaian percobaan 1 ini terdapat dua buah jenis flipflop yang digunakan, yaitu sebelah kanan adalah JK-flipflop dan sebelah kiri adalah D-flipflop. Pada rangkaian ini B1 terhubung ke kaki set (S) pada kedua IC, B0 terhubung ke kaki reset (R) pada kedua kaki IC, B2 terhubung pada kaki J, B3 terhubung dengan kaki CLK di IC 74LS112, B4 terhubung pada kaki K, B5 terhubung pada kaki D, dan B6 terhubung pada kaki CLK di IC 7474.

Dalam percobaan 1 ini terdapat 7 kondisi dengan inputan yang divariasikan, untuk melihat pengaruh input terhadap output masing-masing rankaian flipflop. Dalam prinsip nya, ketika salah satu/semua kaki set atau reset aktif maka yang menentukan output dari rangkaian flipflop tersebut adalah kaki set dan riset tersebut. Namun, ketika kaki set dan reset tersebut tidak aktif maka sinyal trigger dari clock akan mempengaruhi indikator input pada masing-masing output flipflop.

Dalam rangkaian ini pada JK-flipflop dan D-flipflop nilai set dan resetnya adalah aktif rendah. Dan clock pada JK-flipflop, yaitu aktif rendah. Sedangkan, pada D-flipflop clocknya adalah aktif tinggi.

Berikut adalah penjelasan kondisi-kondisi dari percobaan 1 :

Kondisi ini adalah kondisi yang ditampilkan pada gambar 4, yaitu B6 = X (don't care), B5 = X, B4 = X, B3 = X, B2 = X, B1 = 1, B0 = 0. Maka output yang dihasilkan pada JK-flipflop dan D-flipflop adalah sama, karena pada kondisi ini kaki reset aktif dan mengatur output dari Q = 0 dan Q' = 1.
kondisi B6 = X, B5 = X, B4 = X, B3 = X, B2 = X, B1 = 0, dan B0 = 1. Output yang dihasilkan oleh JK-flipflop dan D-flipflop adalah sama, yaitu Q = 1 dan Q' = 0. Karena, kaki set pada kedua rangkaian ini aktif, dan membuat output Q dari rangkaian ini berniali 1. Sementara itu, Q' akan berlawanan dari Q.
kondisi B6 = X, B5 = X, B4 = X, B3 = X, B2 = 0, B1 = 0, dan B0 = 0. Outputnya yang dihasilkan oleh JK-flipflop dan D flipflop adalah sama, yaitu Q = 1 dan Q' = 1. Halini terjadi karena kaki set dan reset pada rangkaian ini sama-sama aktif.
kondisi B6 = 1 (Q pada D flipflop), B5 = 0, B4 = 0, B3 = pulsa, B2 = 0, B1 = 1, B0 = 1. Output yang dihasilkan pada JK-flipflop adalah Q = 1; Q' = 0. Kaki D = 0, sehingga ketika clock aktif saat kondisi 1, kaki D akan menerima sinyal trigger dan membuat output Q = 0. Hal ini karena kaki set dan reset tidak aktif, sehingga yang menentukan output adalah kaki input yang terpengaruh oleh trigger dari output.
kondisi B6 = 0 (Q pada D-flipflop sebelumnya), B5 = 1, B4 = 1, B3 = pulsa, B2 = 0, B1 = 1, B0 = 1. Output yang dihasilkan pada JK-flipflop adalah Q = 0; Q' = 1, hal ini karena kaki K(B4) bernilai 1 (aktif) dan J(B2) bernilai 0 (tidak aktif), sehingga pada saat ada sinyal trigger output Q' akan menjadi 1. Sedangkan, pada D-flipflop output Q = 0; Q' = 1, hal ini karena clock (B6) bernilai 0 (tidak aktif), sehingga tidak akan mempengaruhi input D(B5).
kondisi B6 = 0, B5 = X, B4 = 0, B3 = pulsa, B2 = 1, B1 = 1, dan B0 = 1. output dari JK-flipflop adalah Q = 1; Q' = 0, karena kaki J(B2) berubah menjadi aktif dan kaki K(B4) menjadi tidak aktif, dan itu terjadi pada saat sinyal trigger risetime, sehingga nilainya akan berubah. Kemudian, output dari D-flipflop adalah tetap, yaitu Q = 0; Q' = 1, hal ini karena clock tidak aktif dan tidak memberikan sinyal trigger pada rangkaian.
kondisi B6 = -, B5 = -, B4 = 1, B3 = pulsa, B2 = 1, B1 = 1, B0 = 1. Output dari JK-flipflop adalah kondisi toogle (berubah-ubah), hal ini karena input J dan K aktif, sehingga ketika sinyal clock aktif, JK akan terus menerus menerima inputan sinyal trigger.

5. Video Rangkaian [Kembali]

Video 1. Simulasi rangkaian percobaan 1

6. Analisa [Kembali]

1. Analisa apa saja yang terjadi saat input B3 dan B2 di hubungkan ke clock dan K berlogika 1. Gambarkan timing diagramnya.

=> Pada saat B3 dan B2 dihubungkan ke clock, otomatis nilai kedua kaki tersebut akan sama, berapada pada 1 inputan. Pada rangkaian JK-flipflop dapat dilihat bahwa clock merupakan aktif rendah. Artinya, ketika clock menerima inputan 0, maka rangkaian akan menerima trigger untuk output Q.

Berdasarkan prinsip kebenaran JK-flipflop ketika nilai J = 0, maka Q = 0 dan K = 1, maka Q' = 1. Dan ketika nilai JK sama-sama 1 maka ia akan melakukan toogle (berubah-ubah). Namun, dari hasil simulasi rangkaian percobaan dapat dilihat output Q dan Q' tetap menunjukkan nilai Q = 0 dan Q' = 1.

Hal tersebut bisa terjadi karena pada saat J = 1, clock tidak sedang aktif. Namun, ketika J = 0, clock = 0. Maka, clock akan aktif dan memberikan sinyal trigger. Apabila digambarkan timing diagramnya sebagai berikut :

Gambar 10. Timing diagram analisa 1

2. Analisa apa yang terjadi saat B5 dan B6 dihubungkan ke clock gambarkan timing diagramnya.

=> Pada rangkaian D-flipflop inputan dari D dan CLK digabungkan menjadi 1inputan, jadi nilai input D akan selalu sama dengan inputan CLK nya. sesuai dengan prinsip kerja D-flipflop, output Q nya akan sama dengan input D nya. Artinya, ketika D = 0 maka Q = 0, dan D = 1 maka Q = 1.

Pada rangkaian D-flipflop dapat dilihat bahwa clock merupakan aktif tinggi. Ketika D = 0 CLK = 0 dalam kondisi baru hidup akan menghasilkan Q = 0, Q' = 1. Selanjunya pada saat D = 1 CLK = 1, maka clock aktif dan memberikan trigger untuk mempengaruhi D menghasilkan output Q = 1; Q' = 0. Nilai Q = 1 dan Q' = 0 akan bernilai konstan (tidak berubah), ini terjadi karena clock hanya memberikan sinyal trigger pada saat D = 1. Dan ketika nilai input nya 0, clock tidak aktif sehingga tidak mempengaruhi kaki D untuk menentukan nilai output Q. Ini dapat dilihat pada timing diagram berikut :