Mei 2023 ~ Fauzan Wafi

Rabu, 31 Mei 2023

M2_Laporan Akhir 2

Mei 31, 2023 Tidak ada komentar:

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal [Kembali]

Gambar 1. Jurnal percobaan 2

2. Alat dan Bahan [Kembali]

A. Alat dan bahan (Modul D'lorenzo)

Gambar 2. Modul D'lorenzo

Panel DL 2203C
Panel DL 2203D
Panel DL 2203S

Gambar 3. Jumper

4. Jumper

B. Alat dan Bahan (Proteus)

1). IC 74LS112 (JK filp flop)

Gambar 4. IC 74LS112

2). Power DC

Gambar 5. Power DC

3). Switch (SW-SPDT)

Gambar 6. Switch

4). Logicprobe

Gambar 7. Logic Probe

3. Rangkaian Simulasi [Kembali]

Gambar 8. Rangkaian percobaan proteus

Gambar 9. Rangkaian percobaan 2 pada modul D'Lorenzo

4. Prinsip Kerja Rangkaian [Kembali]

Rangkaian T flip flop merupakan rangkaian flip-flop yang dibuat dengan menggunakan JK flip flop, yang membedakan diantara keduanya adalah kedua kaki inputan dari T flip-flop gabungkan menjadi satu kaki inputan yang sama. Rangkaian T flip-flop memiliki prinsip, yaitu jika input T nya aktif dan pengaruhi oleh clock maka outputnya akan berubah-ubah (toogle) dan jika T tidak aktif walaupun dipengaruhi oleh clock maka outputnya tidak berubah-ubah.

Pada rangkaian dapat dilihat bahwa B1 terhubung dengan set, B2 terhubung dengan clock, dan B0 terhubung dengan reset. Untuk ketiga kaki tersebut terdapat tanda bulat didepannya, yang berarti rangkaian akan aktif pada saat rendah (berlogika 0). Dalam prinsip nya, ketika salah satu/semua kaki set atau reset aktif maka yang menentukan output dari rangkaian T-flipflop tersebut adalah kaki set dan reset tersebut. Namun, ketika kaki set dan reset tersebut tidak aktif dan input T bernilai 1 (aktif) maka sinyal trigger dari clock akan mempengaruhi indikator input pada rangkaian T-flipflop untuk mengendalikan output. Pada percobaan ini terdapat 4 kondisi, yaitu :

kondisi T(B2) = X (don't care), B1 = 1, B0 = 0. kondisi ini merupakan kondisi yang ditampilkan pada gambar 8, dapat dilihat bahwa pada gambar 8 menghasilkan output Q = 0, dan Q' = 1. Ini karena, kaki reset aktif dan mempengaruhi hasil output Q untuk berlogika 0.
kondisi B2 = X, B1 = 0, B0 = 1. Pada kondisi ini akan menghasilkan output Q = 1 dan Q' = 0. Ini karena kaki set aktif dan mempengaruhi output Q untuk berlogika 1 dan Q' akan menghasilkan output sebaliknya.
kondisi B2 = X, B1 = 0, B0 = 0. Output dari kondisi ini adalah Q = 1; Q' = 1, ini bisa terjadi karena kaki set dan reset dari rangkaian sama-sama aktif.
kondisi B2 = pulsa, B1 = 1, B0 = 1. Output dari kondisi ini adalah toogle (selalu berubah-ubah dari output sebelumnya), ini bisa terjadi karena kaki set dan reset tidak aktif. Sehingga, input T yang aktif akan mengendalikan output berdasarkan pengaruh dari trigger.

5. Video Rangkaian [Kembali]

Video 1. Simulasi rangkian percobaan 2

6. Analisa [Kembali]

Analisa apa yang terjadi saat B2 dan input J dan K dihubungkan ke clock gambarkan timing diagrammnya !

=> Pada rangkaian percobaan 2, dapat dilihat clock, set, dan reset adalah aktif rendah. Pada prinsip rangkaian T-flipflop, berapapun nilai JK tidak akan mempengaruhi nilai output Q dan Q' nya. Sehingga, yang menentukan outputnya adalah input dari set dan reset. Pada set bernilai 0 (kondisi aktif rendah) maka Q = 1; Q' = 0, dan ketika reset bernilai 0 (aktif rendah) maka Q = 0; Q' = 1. Selanjutnya ketika set = 0 dan reset = 0, maka output Q = 1 dan Q' = 1.

Perlu digaris bawahi, yaitu clock tidak mempengaruhi input meskipun clock aktif dan memberikan sinyal trigger, kecuali nilai set dan reset nya sama-sama 1. Maka, akan terjadi toogele. Timing diagramnya adalah sebagai berikut :

Gambar 10. Timing diagram analisa

7. Link Download [Kembali]

M2_Laporan Akhir 1

Mei 31, 2023 Tidak ada komentar:

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal [Kembali]

Gambar 1. Jurnal praktikum modul 2 percobaan 1

2. Alat dan Bahan [Kembali]

1. Laptop

Gambar 2. Laptop

2. Software proteus

Gambar 3. Software proteus

3. IC 74LS112 (JK filp flop)

Gambar 4. IC 74LS112

4. IC 7474 (D Flip Flop)

Gambar 5. IC 7474

5. Power DC

Gambar 6. Power DC

6. Switch (SW-SPDT)

Gambar 7. Switch

7. Logicprobe atau LED

Gambar 8. Logic Probe

3. Rangkaian Simulasi [Kembali]

Gambar 9. Rangkaian percobaan 1 modul 2

4. Prinsip Kerja Rangkaian [Kembali]

Pada rangkaian percobaan 1 ini terdapat dua buah jenis flipflop yang digunakan, yaitu sebelah kanan adalah JK-flipflop dan sebelah kiri adalah D-flipflop. Pada rangkaian ini B1 terhubung ke kaki set (S) pada kedua IC, B0 terhubung ke kaki reset (R) pada kedua kaki IC, B2 terhubung pada kaki J, B3 terhubung dengan kaki CLK di IC 74LS112, B4 terhubung pada kaki K, B5 terhubung pada kaki D, dan B6 terhubung pada kaki CLK di IC 7474.

Dalam percobaan 1 ini terdapat 7 kondisi dengan inputan yang divariasikan, untuk melihat pengaruh input terhadap output masing-masing rankaian flipflop. Dalam prinsip nya, ketika salah satu/semua kaki set atau reset aktif maka yang menentukan output dari rangkaian flipflop tersebut adalah kaki set dan riset tersebut. Namun, ketika kaki set dan reset tersebut tidak aktif maka sinyal trigger dari clock akan mempengaruhi indikator input pada masing-masing output flipflop.

Dalam rangkaian ini pada JK-flipflop dan D-flipflop nilai set dan resetnya adalah aktif rendah. Dan clock pada JK-flipflop, yaitu aktif rendah. Sedangkan, pada D-flipflop clocknya adalah aktif tinggi.

Berikut adalah penjelasan kondisi-kondisi dari percobaan 1 :

Kondisi ini adalah kondisi yang ditampilkan pada gambar 4, yaitu B6 = X (don't care), B5 = X, B4 = X, B3 = X, B2 = X, B1 = 1, B0 = 0. Maka output yang dihasilkan pada JK-flipflop dan D-flipflop adalah sama, karena pada kondisi ini kaki reset aktif dan mengatur output dari Q = 0 dan Q' = 1.
kondisi B6 = X, B5 = X, B4 = X, B3 = X, B2 = X, B1 = 0, dan B0 = 1. Output yang dihasilkan oleh JK-flipflop dan D-flipflop adalah sama, yaitu Q = 1 dan Q' = 0. Karena, kaki set pada kedua rangkaian ini aktif, dan membuat output Q dari rangkaian ini berniali 1. Sementara itu, Q' akan berlawanan dari Q.
kondisi B6 = X, B5 = X, B4 = X, B3 = X, B2 = 0, B1 = 0, dan B0 = 0. Outputnya yang dihasilkan oleh JK-flipflop dan D flipflop adalah sama, yaitu Q = 1 dan Q' = 1. Halini terjadi karena kaki set dan reset pada rangkaian ini sama-sama aktif.
kondisi B6 = 1 (Q pada D flipflop), B5 = 0, B4 = 0, B3 = pulsa, B2 = 0, B1 = 1, B0 = 1. Output yang dihasilkan pada JK-flipflop adalah Q = 1; Q' = 0. Kaki D = 0, sehingga ketika clock aktif saat kondisi 1, kaki D akan menerima sinyal trigger dan membuat output Q = 0. Hal ini karena kaki set dan reset tidak aktif, sehingga yang menentukan output adalah kaki input yang terpengaruh oleh trigger dari output.
kondisi B6 = 0 (Q pada D-flipflop sebelumnya), B5 = 1, B4 = 1, B3 = pulsa, B2 = 0, B1 = 1, B0 = 1. Output yang dihasilkan pada JK-flipflop adalah Q = 0; Q' = 1, hal ini karena kaki K(B4) bernilai 1 (aktif) dan J(B2) bernilai 0 (tidak aktif), sehingga pada saat ada sinyal trigger output Q' akan menjadi 1. Sedangkan, pada D-flipflop output Q = 0; Q' = 1, hal ini karena clock (B6) bernilai 0 (tidak aktif), sehingga tidak akan mempengaruhi input D(B5).
kondisi B6 = 0, B5 = X, B4 = 0, B3 = pulsa, B2 = 1, B1 = 1, dan B0 = 1. output dari JK-flipflop adalah Q = 1; Q' = 0, karena kaki J(B2) berubah menjadi aktif dan kaki K(B4) menjadi tidak aktif, dan itu terjadi pada saat sinyal trigger risetime, sehingga nilainya akan berubah. Kemudian, output dari D-flipflop adalah tetap, yaitu Q = 0; Q' = 1, hal ini karena clock tidak aktif dan tidak memberikan sinyal trigger pada rangkaian.
kondisi B6 = -, B5 = -, B4 = 1, B3 = pulsa, B2 = 1, B1 = 1, B0 = 1. Output dari JK-flipflop adalah kondisi toogle (berubah-ubah), hal ini karena input J dan K aktif, sehingga ketika sinyal clock aktif, JK akan terus menerus menerima inputan sinyal trigger.

5. Video Rangkaian [Kembali]

Video 1. Simulasi rangkaian percobaan 1

6. Analisa [Kembali]

1. Analisa apa saja yang terjadi saat input B3 dan B2 di hubungkan ke clock dan K berlogika 1. Gambarkan timing diagramnya.

=> Pada saat B3 dan B2 dihubungkan ke clock, otomatis nilai kedua kaki tersebut akan sama, berapada pada 1 inputan. Pada rangkaian JK-flipflop dapat dilihat bahwa clock merupakan aktif rendah. Artinya, ketika clock menerima inputan 0, maka rangkaian akan menerima trigger untuk output Q.

Berdasarkan prinsip kebenaran JK-flipflop ketika nilai J = 0, maka Q = 0 dan K = 1, maka Q' = 1. Dan ketika nilai JK sama-sama 1 maka ia akan melakukan toogle (berubah-ubah). Namun, dari hasil simulasi rangkaian percobaan dapat dilihat output Q dan Q' tetap menunjukkan nilai Q = 0 dan Q' = 1.

Hal tersebut bisa terjadi karena pada saat J = 1, clock tidak sedang aktif. Namun, ketika J = 0, clock = 0. Maka, clock akan aktif dan memberikan sinyal trigger. Apabila digambarkan timing diagramnya sebagai berikut :

Gambar 10. Timing diagram analisa 1

2. Analisa apa yang terjadi saat B5 dan B6 dihubungkan ke clock gambarkan timing diagramnya.

=> Pada rangkaian D-flipflop inputan dari D dan CLK digabungkan menjadi 1inputan, jadi nilai input D akan selalu sama dengan inputan CLK nya. sesuai dengan prinsip kerja D-flipflop, output Q nya akan sama dengan input D nya. Artinya, ketika D = 0 maka Q = 0, dan D = 1 maka Q = 1.

Pada rangkaian D-flipflop dapat dilihat bahwa clock merupakan aktif tinggi. Ketika D = 0 CLK = 0 dalam kondisi baru hidup akan menghasilkan Q = 0, Q' = 1. Selanjunya pada saat D = 1 CLK = 1, maka clock aktif dan memberikan trigger untuk mempengaruhi D menghasilkan output Q = 1; Q' = 0. Nilai Q = 1 dan Q' = 0 akan bernilai konstan (tidak berubah), ini terjadi karena clock hanya memberikan sinyal trigger pada saat D = 1. Dan ketika nilai input nya 0, clock tidak aktif sehingga tidak mempengaruhi kaki D untuk menentukan nilai output Q. Ini dapat dilihat pada timing diagram berikut :

Gambar 11. Timing diagram analisa 2

7. Link Download [Kembali]

File HTML

File Rangkaian

File Video

Datasheet JK-FlipFlop

Datasheet IC 7474

Datasheet Switch

M2_TP 2 - Percobaan 2 Kondisi 15

Mei 26, 2023 Tidak ada komentar:

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Kondisi

2. Gambar Rangkaian Simulasi

3. Video Simulasi

4. Prinsip Kerja

5. Link Download

1. Kondisi [Kembali]

Percobaan 2 kondisi 15

Buatlah rangkaian T flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=1, B1=0, B2=clock

2. Gambar Rangkaian Simulasi [Kembali]

Gambar 1. rangkaian percobaan 2 kondisi 15

3. Video Simulasi [Kembali]

4. Prinsip Kerja [Kembali]

Rangkaian T flip flop merupakan rangkaian flip-flop yang dibuat dengan menggunakan JK flip flop, yang membedakan diantara keduanya adalah kedua kaki inputan dari T flip-flop gabungkan menjadi satu kaki inputan yang sama. Pada rangkaian percobaan 2 kondisi 15 dapat dilihat ketentuan inputnya, yaitu B0 = 1, B1 = 0, dan B2 = clock.

Rangkaian T flip-flop memiliki prinsip, yaitu jika input T nya aktif dan pengaruhi oleh clock maka outputnya akan berubah-ubah (toogle) dan jika T tidak aktif walaupun dipengaruhi oleh clock maka outputnya tidak berubah-ubah.

Pada rangkaian tersebut, dapat dilihat bahwa kaki input dari T (kaki JK) bernilai 1. Namun, kaki input tersebut hanya dipengaruhi oleh input B1 (set) dan reset (B0), dan menyebabkan keluarannya tidak berubah-ubah. Hal ini bisa terjadi karena, clock pada T flip-flop menggunakan prinsip low active, begitu juga dengan inputan B1 (set) dan B0 (reset). Inputan set dan reset digunakan untuk mengendalikan keadaan output, sedangkan clock digunakan untuk mengatur timing perubahan output berdasarkan input T.

Karena nilai B1 = 0, menyebabkan kaki set menjadi aktif (aktif rendah) dan mengatur output Q menjadi 1. Dan nilai B0 = 1, menyebabkan kaki reset menjadi non-aktif dan output Q’ menjadi 0. Sehingga, pada kondisi ini clock tidak akan terpengaruh pada inputan T. Namun, pada saat B1 dan B0 sama sama diatur inputnya menjadi 1. Sinyal pulsa akan mempangaruhi inputan T, dan output dari Q dan Q’ akan toogle (berubah-ubah).

5. Link Download [Kembali]

File HTML

File Rangkaian

File Video

M2_TP 1 - Percobaan 1 Kondisi 14

Mei 26, 2023 Tidak ada komentar:

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Kondisi

2. Gambar Rangkaian Simulasi

3. Video Simulasi

4. Prinsip Kerja

5. Link Download

1. Kondisi [Kembali]

Percobaan 1 kondisi 14

Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=1, B1=1, B2=0, B3=clock, B4=1, B5=1, B6=0

2. Gambar Rangkaian Simulasi [Kembali]

Gambar 1. Rangkaian percobaan 1 kondisi 14

3. Video Simulasi [Kembali]

4. Prinsip Kerja [Kembali]

Rangkaian JK flip-flop

Di rangkaian JK flip-flop terdapat saklar B1 = 1, B2 = 0, B3 = clock, B4 = 1, dan B0 = 1. Dapat dilihat pada kaki set, reset, dan clock menggunakan prinsip aktif rendah. Jadi nilai output Q dan Q’ akan dipengaruhi oleh set (B1) dan reset (B0) terlebih dahulu. Karena kaki B1 = 1 dan B0 = 1, maka set dan reset tidak dalam kondisi aktif, sehingga tidak mengendalikan keluaran Q. Selanjutnya, lihat pada input B2 (J) = 0, ketika input J = 0, maka nilainya yang akan menentukan keluaran output dari Q = 0. Input K = 1, karena nilai Q dan Q’ selalu belawanan, maka nilai Q’ menjadi 1. Namun, ketika B2 = 1 dan B4 = 1, maka yang akan mempengaruhi nilai keluaran selanjutnya adalah sinyal clock. Karena clock aktif rendah, maka nilai Q dan Q’ akan berubah-ubah (toogle).

Rangkaian D flip-flop

Pada rangkaian D flip-flop terdapat saklar B5 = 1 yang langsung terhubung ke kaki D, dan saklah B6 = 0 yang terhubung ke clock untuk pemicu trigger nya. Input D adalah input data yang digunakan untuk mengatur keadaan output flip flop. Jika input D berubah, maka keadaan output akan mengikuti nilai dari input D tersebut. Input clock (CLK) digunakan untuk mengatur kapan data pada input D akan dikomputasi dan disimpan dalam flip flop. Perubahan pada input D hanya akan mempengaruhi output flip flop saat terjadi naik (rise) atau turun (fall) pada sinyal clock. Pada sinyal clock naik atau turun, data pada input D akan disimpan dan diperbarui dalam flip flop. Dalam rangkaian ini clock dengan prinsip aktig tinggi.

Jadi, ketika B5 = 1 dan clock memberikan trigger kepada sistem, maka output dari Q = 1 dan Q’ = 0. Hal ini berlaku sebaliknya, ketika B5 = 0 dan clock memberikan trigger kepada sistem, maka output dari Q = 0 dan Q’ = 1.

5. Link Download [Kembali]

File HTML

File Rangkaian

File Video

Modul 2 Sistem Digital

Mei 26, 2023 Tidak ada komentar:

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

Percobaan

*Klik teks untuk menuju

Modul II
Flip Flop

1. Tujuan [Kembali]

Merangkai dan menguji rangkaian flip-flop

2. Alat dan Bahan [Kembali]

Panel DL 2203D
Panel DL 2203C
Panel DL 2203S

4. Jumper

3. Dasar Teori [Kembali]

Flip-Flop
Flip-flop adalah rangkaian elektronika yang memilki dua kondisi stabil dan dapat digunakan untuk menyimpan informasi. Flip-flop merupakan pengaplikasian gerbang logika yang bersifat Multivibrator Bistabil. Dikatakan Multibrator Bistabil karena kedua tingkat tegangan keluaran pada Multivibrator tersebut adalah stabil dan hanya akan mengubah situasi tingkat tegangan keluarannya saat dipicu (trigger). Flip-flop mempunyai dua Output (Keluaran) yang salah satu outputnya merupakan komplemen Output yang lain.

a. R-S Flip-Flop
R-S Flip-flop merupakan dasar dari semua flip-flop yang memiliki 2 gerbang inputan atau masukan yaitu R dan S.

Gambar 2.3 R-S Flip-Flop

b. J-K Flip-Flop
Kelebihan J-K Flip-flop adalah tidak adanya kondisi terlarang atau yanng berarti diberi berapapun inputan asalkan terdapat clock maka akan terjadi perubahan pada keluaran atau outputnya.

Gambar 2.4 JK Flip-Flop
c. D Flip-Flop
D Flip-flop merupakan salah satu jenis flip-flop yang dibangun dengan menggunakan flip-flop R-S. Perbedaan dengan R-S flip-flop terletak pada inputan R, dan D Flip-flop inputan R terlebih dahulu diberi gerbang NOT.

Gambar 2.5 D Flip-Flop
d. T Flip-Flop
T Flip-flop merupakan rangkaian flip-flop yang telah di buat dengan menggunakan J-K Flip-flop yang kedua inputannya dihubungkan menjadi satu maka akan diperoleh flip-flop yang memiliki watak membalik output sebelumnya jika inputannya tinggi dan outputnya akan tetap jika inputannya rendah.

Gambar 2.6 T Flip-Flop

Laporan Akhir 2

Mei 22, 2023 Tidak ada komentar:

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal [Kembali]

Gambar 1. jurnal percobaan 2

2. Alat dan Bahan [Kembali]

Pada percobaan 2 digunakan laptop untuk menjalankan aplikasi software proteus yang nantinya digunakan untuk mensimulasikan rangkaian percobaan 2.

Gambar 2. Laptop

Gambar 3. Software proteus 8.9

3. Rangkaian Simulasi [Kembali]

Gambar 4. Rangkaian sederhana percobaan 2 untuk output H1 dan H2

4. Prinsip Kerja Rangkaian [Kembali]

Pada percobaan 2 menggunakan 2 buah rangkaian sederhana. Namun, jenis gerbang logika yang digunakan sama, yaitu XOR, AND, dan OR. Gerbang XOR, menggunakan 2 inputan yaitu B dan D. Gerbang AND menggunakan 3 inputan yaitu A, B dan C’. Gerbang OR menggunakan 2 inputan dari hasil output XOR dan AND.

Seperti yang telah kita ketahui, untuk gerbang XOR akan menghasilkan output bernilai 1 ketika input berjumlah ganjil dan bernilai 0 ketika input berjumlah genap. Untuk gerbang AND, output dihasilkan dari perkalian input. Kemudiam untuk gerbang OR, output dihasilkan dari penjumlahan input (bernilai 1 ketika salah satu input nya bernilai 1).

Namun, pada gerbang AND terdapat komponen input C yang menggunakan inverter. Artinya, terdapat logika NOT pada kaki input gerbang logika AND. Sehingga ketika C diberi input 1 maka akan melewati inverter dan yang masuk ke kaki input AND adalah 0, begitu sebaliknya.

Cara kerjanya, sesuai dengan prinsip kerja masing masing gerbang logika dapat ditarik beberapa contoh. Misalnya, ketika output dari gerbang XOR adalah 1 dan output dari gerbang AND adalah 0. Kemudian, masing-masing output ini akan masuk ke menjadi input di gerbang OR, sehingga output dari gerbang OR adalah 1 dan lamput LED akan menyala.

Namun, ketika kaki input OR sama-sama menerima logika 0, maka output dari gerbang OR adalah 0 dan LED tidak akan menyala/mati.

5. Video Rangkaian [Kembali]